无需EUV 国产装备处理3nm工艺瓶颈困难：精度提拔到0.8nm

3月5日消息，在缺少EUV光刻机的情况下，国内半导体行业需要依赖DUV实现更先进的工艺，技术挑战极大，台积电、Intel只用到了7nm节点，国内则要挑战3nm及以下工艺。

DUV生产3nm工艺面临的一个瓶颈问题就是精度控制，南京激埃特光电日前发文提到国内某机构在DUV光学系统升级时就遇到了这个挑战，照明系统均匀性不足导致晶圆曝光线宽一致性偏差超过±2nm，无法满足3nm节点的工艺要求。

该公司介绍了他们的解决方案，其光学镀膜团队设计了多层介质硬膜方案：

膜层结构：采用SiO₂和Ta₂O₅交替沉积，总层数40-60层；

工艺参数：离子辅助沉积（IAD）技术，基底温度250℃，本底压强2×10⁻⁵Pa；

关键指标：中心波长193±0.2nm，峰值透过率＞92%，截止深度OD6（带外透过率＜10⁻⁶）。

最终结果如何呢，他们公布的数据如下：

曝光质量提升：晶圆片内线宽均匀性从±2.1nm改善至±0.8nm，良率预估提升5-8%；

对准精度提高：对准系统定位精度从±1.5nm提升至±0.8nm；

系统稳定性增强：连续工作100小时后，光路漂移量减少70%。

这一方案也得到了客户团队的认可，表示激埃特的技术方案不仅解决了照明均匀性问题，其滤光片的带外抑制能力更将系统整体信噪比提升了3倍，特别是微透镜阵列的面形精度控制，达到了我们之前未能实现的λ/10水平，为后续工艺迭代预留了充足的技术余量。

对于这一技术如何看待呢？激埃特光电的光学镀膜技术将DUV光学系统的线宽均匀性从2.1nm提升到0.8nm，同时对准系统精度也从1.5nm提升到了0.8nm，这对DUV量产先进制程芯片无疑很重要，因为精度不行，生产的芯片是废的，尤其是DUV本身制造5nm到3nm芯片都是极难的。

不过这里的精度还不是光刻机的Overlay套刻精度，如果是套刻精度0.8nm，那比EUV光刻机都要牛了，但这个进展也值得庆贺，意味着国内的厂商在用DUV搞定3nm工艺芯片已经到了一定程度，即便还没量产，但打通流程还是有戏的。

这个技术放在全球来看也是独一无二的，因为台积电、三星及Intel在5nm甚至7nm节点就全面启用EUV光刻了，他们也没有这样的研发经验。